關鍵詞：測試外殼 測試調度 測試時間 

摘要：提出了一種在功耗及測試并行性約束下三維片上系統(System on Chip,SoC)綁定中測試階段并行測試的優化策略,通過最大限度地利用測試訪問機制(Test Access Mechanism,TAM)資源,大大減少了測試時間,降低了測試成本。在3D SoC的測試過程中系統TAM資源十分有限,通過設計相應的測試外殼結構,對系統當前狀態下空閑的TAM資源與待測芯核內部掃描鏈進行重新分配,使待調度的芯核提前進入測試階段,減少了并行測試過程中的空閑時間塊。在該結構基礎上調整各芯核調度順序,使測試過程滿足各項約束條件。在ITC’02電路上的實驗結果表明,在同樣的功耗約束及測試并行性約束條件下,所提方法與現有方法相比更有效地降低了測試時間。

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